The EDA Primer: From RTL to Silicon

Gerald Wong · SemiAnalysis · 2026년 5월 12일, 02:32 · ⏱ 65 분 소요 | Substack에서 읽기 ↗

요약

기사는 반도체 설계가 구조적 병목 현상에 직면했다고 주장합니다: 칩 복잡성은 매년 50% 증가하는 반면 설계 생산성은 20%만 개선되며, 엔지니어 기반 축소와 단축된 일정이 이를 악화시킵니다. 이로 인해 EDA 소프트웨어(Synopsys, Cadence, Siemens)가 지속적인 실리콘 스케일링의 핵심 요소가 됩니다. 시장에서 주요 EDA 공급업체와 선도 파운드리(TSMC)는 필수적인 수혜자로 자리 잡은 반면, 인텔의 파운드리 경쟁력은 설계 도구 제한으로 인해 의문시됩니다.

•칩 복잡성은 새로운 노드와 더 큰 SoC에 의해 매년 약 50% 증가하지만, 설계 생산성은 연간 20%만 개선되어 필요한 엔지니어링 노력에 기하급수적 격차가 발생합니다.
•검증은 이제 전체 프로젝트 노력의 최대 70%를 소비하며, 검증 엔지니어는 칩 개발에서 가장 빠르게 성장하는 직업 범주이지만 업계는 충분히 고용할 수 없습니다.
•3대 주요 EDA 공급업체는 Synopsys(Design Compiler, Fusion Compiler, VCS), Cadence(Innovus, Genus, Xcelium), Siemens EDA(Calibre, Questa)입니다.
•파운드리 PDK 액세스는 계층화되어 있습니다: 앵커/JDA 고객(Apple, AMD, Nvidia)은 생산 3년 이상 전에 액세스하는 반면, 표준 고객은 설계 규칙을 그대로 수용합니다.
•인텔의 18A 프로세스는 처음에 TSMC의 6개와 비교해 4개의 임계 전압 옵션만 있어 파레토 최적 PPA 곡선을 달성하기 어려웠지만, Intel 18AP가 이를 수정합니다.
•Apple은 고성능 CPU 코어에 TSMC의 3-2 FinFlex를 사용하고 나머지 다이에는 더 조밀한 2-1 FinFlex를 사용하여 PPA 최적화를 위한 맞춤형 셀 혼합을 보여줍니다.
•최신 AMD MI455X는 2nm 및 3nm 공정에 12개의 로직 다이에 3,200억 개의 트랜지스터를 패키징하고 고급 3D 다이 스태킹 및 HBM4를 갖추고 있습니다.
•오픈 소스 PDK(예: SKY130)는 교육용으로 존재하지만, 생산 설계는 수천 개의 설계 규칙이 있는 NDA 보호 파운드리 PDK에 의존합니다.

읽는 시간 65 분

길이 65,464 자

카테고리 finance

아이디어

Gerald Wong Substack 작가, SemiAnalysis

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기사는 Synopsys가 로직 합성(Design Compiler), 시뮬레이션(VCS), 물리 설계(IC Compiler II, Fusion Compiler), 사인오프(IC Validator, PrimeTime), TCAD(Sentaurus)에서 시장 선도자임을 반복해서 강조합니다. 설계 생산성 격차가 벌어짐에 따라 Synopsys 도구는 더욱 필수적이 되어 반복 라이선스 성장을 촉진합니다. 리스크: 반도체 CAPEX의 순환적 둔화는 EDA 지출을 줄일 수 있으며, Cadence 및 오픈소스 도구와의 경쟁이 존재합니다.

Gerald Wong Substack 작가, SemiAnalysis

기사에 따르면 인텔의 초기 18A는 TSMC의 6개 VT 옵션에 비해 4개만 있어 파레토 최적 곡선에 속하기 어려우며, 인텔의 Ponte Vecchio 칩(47개 다이, 5개 노드)은 직면했다.

기사에 따르면 인텔의 초기 18A는 TSMC의 6개에 비해 VT 옵션이 4개만 있어 파레토 최적 곡선에 위치하기 어렵고, 인텔의 Ponte Vecchio 칩(47개 다이, 5개 노드)은 몇 년간의 지연을 겪었으며 최종 성능이 '당초 목표치에 한참 못 미쳤다'고 합니다. 이는 인텔의 파운드리 및 설계 실행이 여전히 TSMC에 뒤처져 있음을 시사합니다. 리스크: 인텔이 18AP 및 향후 노드로 개선될 가능성이 있으며, 비판은 과거 데이터에 기반합니다.

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Cadence는 Innovus(배치 및 배선), Genus(합성), Xcelium(시뮬레이션), Palladium(에뮬레이션), Tempus(STA) 등의 툴을 보유한 또 다른 지배적인 EDA 벤더로 언급됩니다. 기사는

Cadence는 Innovus(배치 및 배선), Genus(합성), Xcelium(시뮬레이션), Palladium(에뮬레이션), Tempus(STA) 등의 툴을 보유한 또 다른 지배적인 EDA 벤더로 언급됩니다. 기사에 따르면 대부분의 대형 칩 회사는 최소 두 개의 시뮬레이터(VCS 및 Xcelium)를 라이선스하며, 이는 Cadence의 확고한 입지를 나타냅니다. 리스크: SNPS와 동일한 경기 순환 리스크, Synopsys의 통합 플로우 이점으로 인한 점유율 손실 가능성.

Gerald Wong Substack 작가, SemiAnalysis

TSMC는 고급 노드(N2, N3, N5) 전반에 걸쳐 언급되는 파운드리이며 Apple, AMD, Nvidia 등의 공급업체입니다. 기사는 TSMC의 FinFlex 및 NanoFlex 기술을

TSMC는 고급 노드(N2, N3, N5) 전반에 걸쳐 언급되는 파운드리이며 Apple, AMD, Nvidia 등의 공급업체입니다. 기사는 TSMC의 FinFlex 및 NanoFlex 기술이 DTCO를 통해 우수한 PPA를 가능하게 한다고 강조하며, 앵커 고객이 조기 PDK에 접근할 수 있어 TSMC의 경쟁 해자를 강화한다고 지적합니다. 리스크: 대만의 지정학적 리스크, Intel 또는 Samsung으로의 선단 고객 이탈 가능성.

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